赛题业务场景：描述赛题相关的真实企业业务背景。从真实场景中，适当简化或者提炼出适合比赛的赛题场景

场景一：合成孔径雷达成像

距离多普勒、Chirp-Scaling、极坐标格式等具有代表性的合成孔径雷达成像算法均需使用FFT/IFFT实现雷达信号脉冲压缩，并对实时性要求较高，比如要求8192点FFT的处理时间为毫秒级。

场景二：数字通信

正交频分复用技术(OFDM)利用FFT/IFFT实现载波调制和解调。

场景三：频谱分析

在数字信号处理领域，FFT常被用于检测一个时域含噪声信号的频率分量。

基本功能要求

主办方提供1024点SDF（Single-path Delay Feedback）流水线结构FFT算法的FPGA实现代码和参考仿真实现环境，参赛学生以其为基线版本，进行FFT算法的并行优化，要求实现以下功能：

1、完成FFT算法的并行优化，提供FFT并行优化算法的理论推导或证明，要求算法具备可伸缩性；

2、选取一种FPGA设计方法或平台，比如高级综合（High-Level Synthesis, HLS）、MATLAB HDL Coder、Intel/Xilinx FPGA设计工具或国产FPGA设计工具，对1024点FFT并行算法进行功能仿真和实现，要求功能仿真无误、FPGA实现无报错，并且在相同时钟频率下，其性能比基线版本至少提升4倍；

非功能性要求

1、源码要求结构清晰，模块区分较为明确，提供便于读者阅读的源码指南，及项目使用文档。

2、不得调用FFT IP核；

3、提供功能仿真环境说明、模块功能测试激励、模块仿真截图。

4、提供功能仿真生成的VCD文件。

实现条件：开发环境、实验平台、开发语言、数据库、编译器、涉及硬件等实现条件

1、操作系统不限，可选Windows、Linux；

2、FPGA 设计仿真工具不限，可选Xilinx Vivado、Intel Quartus、Mentor Modelsim、MATLAB HDL Coder等，推荐使用国产FPGA 设计平台；

3、并行算法的FPGA实现语言不限，可选C、Verilog HDL或SystemVerilog，但无论哪种语言最终都要完成FPGA实现，推荐以Verilog HDL作为算法实现语言；

4、若使用了开源代码，请标注出处。

测试数据或平台：提供给参赛者的测试环境和测试数据

1、提供1024点SDF（Single-path Delay Feedback）流水线结构FFT算法的FPGA实现代码、参考仿真环境；

2、提供测试数据；

3、提供基线版本的性能参考数据。

数据下载：SDF_FFT_1.0(2).rar

开发所需设备及设备指标需求说明

1、推荐代码仿真使用主流配置（i5及以上）电脑即可；

2、内存大于8G；

3、鼓励使用国产FPGA仿真开发EDA工具。

文档及其他要求

1、文档规范、层次清晰、引文合理；

2、文档要包含算法原理、算法实现调研、架构设计、仿真方法、仿真结果、对比分析等内容。

各评分项及大致占比

1. 1024点FFT并行算法的FPGA实现（总分60分）

2. 并行算法优化前后加速比（总分20分）

3. 并行算法的可伸缩性（总分10分）

4. 技术文档质量（总分10分）

初赛作品提交要求

1、提供完整项目的源代码；
2、提交功能仿真环境说明、模块功能测试激励、模块仿真截图、功能仿真生成的VCD文件；
3、参赛者需制作项目展示的媒体文件，内容包括需求文档、设计文档、使用说明书，测试报告等开发文档；
4、演示视频（7分钟内）；
5、不得作弊抄袭。